高速アナログ／デジタル変換の新機能をご紹介します
この動画では、クロスポイントスイッチを搭載した12ビットADCのプログラミングと設計の方法を説明します。Teledyne e2vのEV12AQ600は4つのコアを個別､ペア､あるいは全て同時に動作できるため、トータル6.4GSPSのサンプリング速度必要なチャンネルに割り当てることが可能です。この動画では、シリアルインターフェイスのプログラミング、インターリーブのタイミングの不整合を解消する方法、フレキシブルな内蔵RFスイッチの活用方法、複数のADCの同期技術について解説しています。
高速ADCにRFスイッチを内蔵、RFレシーバのコストを低減（日本語字幕付き）
EV12AQ600は高速なADCで、内蔵のRFスイッチにより柔軟な設計が可能です。1つのRFチャンネル用として設計したシステムでも、瞬く間に4チャンネルシステムへと変換できます。
EV12AQ600 ADC と Xilinx FPGAでのESIstream シリアルインターフェイスの利用方法（英語版のみ）
EV12AQ600/AQ605 ADCのシリアルインターフェイスの実装にはVivadoを使用します。ダウンロードやプロジェクト作成が簡単にできるため、開発にかかる貴重な時間を節約できます。Pythonスクリプト、Vivadoハードウェアマネージャ、およびVivadoの組み込みロジックアナライザ（ILA）を使用してサンプルを受信する方法について説明します。また、ESIstreamのシリアルインターフェイスが適切に実装されているかをテストする方法についても説明します。
7分でわかる 複数のADCの同期方法（日本語字幕付き）
このチュートリアルビデオは、マルチADCシンクロナイゼーション技術の概要をわかりやすく紹介するためのものです。このデモでは、Teledyne e2v社の最新のEV12AQ600 ADコンバータを取り上げています。
EV12AQ600 ADCにおいて、タイムインタリーブのタイミング不整合が起きた場合のKintex Ultrascale FPGA ADX Ipsによるエラー訂正について（英語版のみ）
EV12AQ600/AQ605 ADC向けのADX4およびADX2 IPについて簡単にご紹介します。
ADX IPでは、リアルタイムな事後処理プロセスにより、ゲイン、位相、DCオフセットなどにおけるタイムインターリーブの不整合を解消することが可能です。複雑で時間のかかるキャリブレーションを実施する必要ありません。
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